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Aldec Active VHDL für den eiligen Studenten
ALDEC ACTIVE VHDL
Erstellen des Projekts:
Active VHDL starten
Bei "Getting Started" den Punkt "Create new design" anwählen.
Namen und Pfad eingeben.
"Create new source files now"
"New" und dann den Namen des zu entwickelnden Bausteins eingeben.
Mit "Ports" können die Ein/Ausgänge einge"klickt" werden, ansonsten müssen diese später eingegeben werden (auch nicht mehr Arbeit).
Design fertigstellen.
Editieren & Compilieren:
Doppelklick auf das zu editierende File im linken Fenster.
Tipp...Hack...Tipp
Anmerkungen:
Für die Hochkommas bei STD_LOGIC-Werten (zB. ´1´) ist auf deutschen Tastaturen <SHIFT>+<#> zu drücken!
Vor der Entity sind unbedingt
immer
folgende Libraries einzubinden:
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
Mit "Tools/Language Assistant" können alle möglichen Konstrukt-Gerüste erzeugt werden.
Compilation/Syntaxcheck mit "Design/Compile"
Erzeugen des Testbenchgerüstes:
"Tool/Generate Testbench"
Entity und Architecture auswählen, für die die Testbench erzeugt werden soll, Typ:"Single Process"
Bis "Fertigstellen" durchklicken.
Taktgenerator und restliche Stimulationsbeschreibung in das Testbench-File eintragen.
"Design/Compile" zum Syntaxcheck.
Compilation des gesamten Projekt (Vorbereitung zur Simulation)
"Design/Settings"
In "Top Level Selection" die Testbench-Architektur auswählen, "OK".
"Design/Compile All"
Simulation:
"Simulation/Initialize Simulation"
Im Design Browser Fenster ein Modul anklicken, von dem man die Signale/Variablen sehen will.
Die Signale des Moduls werden im unteren Teil angezeigt.
Mit der rechten MT (RMT) ein Signal anklicken, dann "Add to Waveform".
Jetzt können alle weiteren Signale per Drag'n'Drop in das Waveform-Fenster gezogen werden.
Mit "Simulation Run Until/Run For" und einer Zeitangabe die Simulation starten.
Signale anschauen und sich ärgern...
Debugging in der Simulation:
Während der Simulation kann in den Sourcefiles mit der RMT und "Toggle Breakpoint" auf beliebige Zeilen ein Breakpoint gesetzt werden.
Wird die Zeile "getroffen" stoppt die Simulation und man kann mit "Simulation/Trace*" zeilenweise das Programm durchlaufen.
Ein Signal kann mit RMT/Stimulators auf einen festen Wert gezogen (override) werden, dieser kann auch mit einer Taste umgeschaltet werden.
Georg Acher
Last Update: 2000-09-30